5G通信和物聯(lián)網(wǎng)時(shí)代即將到來(lái)，各類芯片不斷高性能化，設(shè)計(jì)規(guī)模也不斷變大。而近年逐漸失效的摩爾定理，很難使芯片的價(jià)格和工藝尺寸同時(shí)減小，因此在實(shí)現(xiàn)高性能的同時(shí)，節(jié)約功耗和降低生產(chǎn)成本越來(lái)越受關(guān)注。對(duì)于數(shù)字信號(hào)處理芯片，乘、加、乘加算法都是其較為常見(jiàn)的運(yùn)算模塊，將3種算法整合在一起，并使其可以自由切換工作狀態(tài)，能較大地節(jié)省面積成本。

除此之外，低功耗技術(shù)設(shè)計(jì)和可測(cè)試性設(shè)計(jì)（desgin for test, DFT）技術(shù)也可以降低芯片功耗成本和測(cè)試成本。利用統(tǒng)一標(biāo)準(zhǔn)格式（unified power format, UPF）實(shí)現(xiàn)多電壓技術(shù)。根據(jù)不同模塊性能需求，在芯片內(nèi)劃分不同的電壓域（power domain）進(jìn)行分割處理，實(shí)現(xiàn)低功耗設(shè)計(jì)。

而DFT中的掃描鏈技術(shù)（scan chain）可以在短時(shí)間內(nèi)檢查芯片內(nèi)部各寄存器的好壞，早一步將因工藝缺陷和塵埃附著的損壞芯片在裸片階段檢測(cè)出來(lái)，可以防止損壞的芯片流入下一階段的設(shè)計(jì)中而造成更大損失。

1 電路設(shè)計(jì)

1.1 電路邏輯設(shè)計(jì)

加、乘、乘加是數(shù)字處理芯片常見(jiàn)的3種算法，但芯片內(nèi)3種算法都在滿負(fù)荷同時(shí)工作的狀態(tài)中的情況并不多見(jiàn)，因此在芯片中插入一些可切換狀態(tài)，并整合了3種功能的乘加器，隨芯片的工作需要，調(diào)整芯片的工作狀態(tài)，可以節(jié)省面積。

本設(shè)計(jì)中以二輸入的mode信號(hào)作為控制信號(hào)，mode信號(hào)通過(guò)控制數(shù)據(jù)選擇器，來(lái)控制在各模塊輸入和頂層輸出端的采樣，最終來(lái)控制乘加器工作狀態(tài)，如圖1所示。

輸入mode分別在00、01、10、11時(shí)，乘加器分別切換到乘、加、乘加、關(guān)閉的工作狀態(tài)。除此之外mode信號(hào)還控制著電源控制模塊的狀態(tài)，完成多電壓控制。乘加器設(shè)計(jì)在200M頻率下工作，在SMIC55nm工藝下，不同設(shè)計(jì)方案的模塊綜合面積見(jiàn)表1。其中分散模塊指3種運(yùn)算模塊分開(kāi)設(shè)計(jì)，并同時(shí)存在于設(shè)計(jì)中。

圖1 多狀態(tài)乘加器結(jié)構(gòu)圖

表1 不同設(shè)計(jì)方案的綜合面積比較

本次設(shè)計(jì)的32位乘加器共分為4個(gè)步驟：

1）編寫Verilog語(yǔ)言及Testbech完成電路邏輯設(shè)計(jì)實(shí)現(xiàn)仿真。

2）利用Synopsys的邏輯綜合（design compiler, DC）的拓補(bǔ)模式將寄存器傳輸級(jí)（register transfer level, RTL）verilog代碼轉(zhuǎn)換為門級(jí)電路，同時(shí)插入U(xiǎn)PF和scan chain分別對(duì)乘加器的電壓供電情況和掃描鏈進(jìn)行描述，并利用TetraMAX生成測(cè)試向量。

3）利用Synopsy的集成電路布局布線工具（integrated circuit compiler, ICC），最終生成GDS格式的版圖。

4）利用Primerail對(duì)生成的版圖進(jìn)行功耗測(cè)試。

1.2 多電壓綜合

多電壓設(shè)計(jì)，利用了UPF，其現(xiàn)在已經(jīng)成為IEEE- 1801標(biāo)準(zhǔn)且為國(guó)際三大電子設(shè)計(jì)自動(dòng)化（electro- nics design automation, EDA）廠商均支持的標(biāo)準(zhǔn)。在此使用UPF技術(shù)描述設(shè)計(jì)電路的電壓工作狀態(tài)，分別降低動(dòng)態(tài)和靜態(tài)功耗：

1）降低動(dòng)態(tài)功耗

將需要資源需求較大的乘法劃為高電壓的電壓域PDM，將在對(duì)于資源要求一般的加法器劃為低電壓的電壓域PDA，其余模塊會(huì)被EDA工具默認(rèn)置入頂層模塊所在低電壓的PDT電壓域，使不同性能需求的模塊分別在高低電壓下工作，從而降低動(dòng)態(tài)功耗（dynamic power）。由于PDT和PDM的電壓不同，因此還需對(duì)它們之間的輸入輸出信號(hào)插入電平轉(zhuǎn)換單元（level-shifter），如圖2所示。動(dòng)態(tài)功耗的主要消耗為開(kāi)關(guān)功耗。

公式1

圖2 乘加器模塊電壓域圖

2）降低靜態(tài)功耗

要降低靜態(tài)功耗可以在模塊處于非工作狀態(tài)時(shí)對(duì)其進(jìn)行關(guān)斷。這里需要插入和替換各種多電壓器件：①電源開(kāi)關(guān)將電壓域的主電源關(guān)閉或打開(kāi)；②保留寄存器可以在主電源關(guān)閉時(shí)以備用電源供電，以保留斷電之前的數(shù)據(jù)；③隔離單元用于將關(guān)閉的電壓域的數(shù)據(jù)進(jìn)行穩(wěn)定輸出，防止不定態(tài)輸出。

在RTL設(shè)計(jì)中電源控制模塊控制著他們的工作狀態(tài)，如圖2所示，虛框內(nèi)為電源控制模塊。當(dāng)一個(gè)模塊要關(guān)斷時(shí)，sr_crtl信號(hào)會(huì)先將保留寄存器切換至save狀態(tài)以保存住這些寄存器的現(xiàn)時(shí)數(shù)據(jù)，并隨后sw_crtl信號(hào)關(guān)閉電源開(kāi)關(guān)，iso_crtl信號(hào)打開(kāi)隔離單元承擔(dān)數(shù)據(jù)的輸出。

若要重新打開(kāi)一個(gè)電壓域，其保留寄存器要在電源開(kāi)關(guān)開(kāi)啟后換至restore狀態(tài)，讀取斷電前被保存的數(shù)據(jù)。最終，乘加器模塊通過(guò)合理地開(kāi)關(guān)各電壓閾最終達(dá)到降低靜態(tài)功耗（leakage power）的目的。

公式 2

設(shè)計(jì)好各電壓域工作狀態(tài)后，還需建立電源狀態(tài)表定義不同狀態(tài)的各電壓域工作電壓，見(jiàn)表2，本次設(shè)計(jì)采用了多角多模（multi corner multi mode, MCMM）模型，為了驗(yàn)證不同電壓下的工作情況，除了表中標(biāo)出的電壓外，還添加了上下兩個(gè)相差10%的電壓，以確保芯片在這些不同電壓下均可以正常工作。

表2 乘加器電源狀態(tài)表

1.3 電源控制模塊封裝掃描

掃描鏈測(cè)試的掃描方法實(shí)際上就是將各觸發(fā)器加上一個(gè)數(shù)據(jù)選擇器，使其擁有兩個(gè)模式。第一個(gè)為正常模式，在正常模式下，所有的寄存器如同往常一樣工作。另一種為掃描測(cè)試模式，實(shí)質(zhì)上就是將觸發(fā)器連接成多個(gè)移位寄存器，稱為掃描寄存器。

在測(cè)試模式下，掃描時(shí)鐘控制掃描寄存器，捕獲輸出信號(hào)后比對(duì)數(shù)據(jù)以檢測(cè)寄存器是否正常工作，這樣較大節(jié)省了測(cè)試時(shí)間和成本。

但與普通的可測(cè)試性設(shè)計(jì)不同，因?yàn)槎嚯妷涸O(shè)計(jì)中含有普通設(shè)計(jì)中沒(méi)有的隔離單元，保留寄存器，電源開(kāi)關(guān)，它們的工作狀態(tài)均受信號(hào)的控制。但在掃描模式下，所有的寄存器的輸出值均是由掃描信號(hào)掃描輸入的，而與其在功能模式下正常工作不同，受控的保留寄存器和隔離單元會(huì)產(chǎn)生信號(hào)錯(cuò)亂，這些錯(cuò)誤的信號(hào)控制著這些多電壓器件工作狀態(tài)，最終導(dǎo)致整個(gè)芯片在掃描模式下全部混亂。

因此在掃描鏈設(shè)計(jì)時(shí)，電源控制模塊的掃描鏈需要單獨(dú)設(shè)計(jì)。在此對(duì)兩種不同的信號(hào)控制方法，一種外部輸入并直接控制，另一種為信號(hào)控制模塊在芯片內(nèi)部，對(duì)二者掃描鏈設(shè)計(jì)有兩種不同的設(shè)計(jì)方案。

1）信號(hào)由外部輸入時(shí)

可以將外部輸入的多電壓控制信號(hào)設(shè)置為Constant模式，將信號(hào)固定在0或1值，這樣就使各種多電壓等在DFT測(cè)試階段均不做信號(hào)改變的動(dòng)作，再按常規(guī)步驟對(duì)剩余電路進(jìn)行掃描鏈設(shè)計(jì)。

2）電源控制模組在芯片內(nèi)部

如本設(shè)計(jì)，若電源控制模組在芯片內(nèi)部時(shí)，如果將其模塊的控制信號(hào)輸出值固定，這樣雖然不會(huì)打亂受控多電壓器件的工作狀態(tài)，但是也無(wú)法對(duì)電源控制模組進(jìn)行掃描測(cè)試。因此需要將內(nèi)部的電源控制模塊單獨(dú)封裝為一個(gè)封裝掃描鏈，進(jìn)行測(cè)試，如圖3所示。

圖3 電源控制模塊封裝掃描鏈設(shè)計(jì)圖

其原理其實(shí)就是將電源控制模塊的輸出部分封裝，并與芯片內(nèi)其余的掃描鏈分開(kāi)，形成一條單獨(dú)的掃描鏈，并且此掃描鏈的時(shí)鐘也不是其余掃描鏈模塊共用的掃描時(shí)鐘，而是一個(gè)單獨(dú)時(shí)鐘shift_clk，并由update_clk和override信號(hào)的組合控制使其控制的多電壓器件可以正常工作。最終實(shí)現(xiàn)對(duì)整個(gè)芯片各個(gè)模塊的測(cè)試覆蓋，并且不會(huì)產(chǎn)生信號(hào)混亂的問(wèn)題。

但這條特殊的掃描鏈不能與其余掃描鏈壓縮在一起，所以需要單獨(dú)的掃描IO端口。但對(duì)于乘加器模塊來(lái)說(shuō)，其IO端口多達(dá)幾十個(gè)，在掃描模式中，不用從功能模塊的IO端口中輸入輸出。因此在掃描鏈設(shè)計(jì)時(shí)，各種額外的端口可以借用功能模式下的IO端口，利用一個(gè)數(shù)據(jù)選擇器進(jìn)行復(fù)用，這樣可以節(jié)省IO端口的使用，從而也可以節(jié)省芯片的面積。

使用TetraMAX軟件，對(duì)插入掃描鏈后的電路進(jìn)行自動(dòng)測(cè)試向量生成。運(yùn)行結(jié)果表明，掃描測(cè)試的測(cè)試覆蓋率為96.8%，滿足設(shè)計(jì)要求。生成的測(cè)試向量將在芯片生產(chǎn)后供測(cè)試使用。

1.4 物理設(shè)計(jì)

將插入綜合好的verilog、UPF、scan_def和sdc格式的文件分別讀入ICC后，對(duì)其進(jìn)行數(shù)字版圖設(shè)計(jì)。在整體布局上，由左輸入，由右輸出，輸出數(shù)據(jù)先經(jīng)頂層模塊到乘法器模塊，再連接加法器模塊，最后由輸出端口輸出。

除了常規(guī)的數(shù)字版圖流程外，還要?jiǎng)?chuàng)建voltage area與在UPF定義的power domain的對(duì)應(yīng)。前者是在物理設(shè)計(jì)中真實(shí)存在的電壓區(qū)域，需要定義大小、高度、位置，而后者則僅僅是對(duì)其電壓模塊的邏輯電壓定義。

在此voltage的區(qū)域與乘法器模塊區(qū)域完全重疊。多電壓器件的電源開(kāi)關(guān)也要在物理設(shè)計(jì)確定具體的位置，而不是由工具自動(dòng)擺放，因此要確保需要關(guān)斷的電壓域PDA和PDM內(nèi)每個(gè)標(biāo)準(zhǔn)單元的主供電電源都連接到電源開(kāi)關(guān)。

乘加器模塊的供電方式采用了電源環(huán)外圍供電與電源網(wǎng)格供電，供電電壓分別為高（1.1～1.32V）、低（0.9～1.08V）、地（0V）3個(gè)電壓，其中乘法器模塊工作在高電壓的工作模式下，整體布局圖如圖4所示。再經(jīng)自動(dòng)布局布線（place and route, P&R）過(guò)程后最終生成GDS版圖。

圖4 多狀態(tài)乘加器物理設(shè)計(jì)布局圖

2 功耗分析

乘加器設(shè)計(jì)在200M頻率下工作，乘法器工作在1.08V，加法器工作在0.9V時(shí)，利用Primerail工具進(jìn)行評(píng)估，并調(diào)用SMIC55nm工藝庫(kù)標(biāo)準(zhǔn)單元，其布局后功耗見(jiàn)表3。

表3 不同模式功耗消耗

由表3可見(jiàn)，在多電壓設(shè)計(jì)下，芯片運(yùn)行在全負(fù)荷的乘加模式仍比單電壓設(shè)計(jì)節(jié)省功耗8.0%，除此外，多電壓設(shè)計(jì)還可以根據(jù)需要對(duì)不同模塊按需進(jìn)行開(kāi)啟和關(guān)斷，更徹底地降低功耗。

3 結(jié)論

本文簡(jiǎn)述了多電壓設(shè)計(jì)與掃描鏈設(shè)計(jì)在一個(gè)可以切換工作狀態(tài)的32×32乘加器設(shè)計(jì)同時(shí)應(yīng)用的方案。該方案結(jié)合了UPF和scan chain技術(shù)的概念及使用。

前者可以對(duì)不需要工作的模塊進(jìn)行電源關(guān)斷降低靜態(tài)功耗，及將不同性能的模塊分高低電壓處理降低動(dòng)態(tài)功耗；后者可以實(shí)現(xiàn)在裸片時(shí)對(duì)芯片進(jìn)行測(cè)試驗(yàn)證其好壞。兩種技術(shù)可以在犧牲較小的面積的前提下同時(shí)實(shí)現(xiàn)。